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基于PCI总线的雷达数据收罗及按时板的设想

宣布日期:2017-05-05 16:41    阅读次数:次

李学华,何建新

(成都信息工程学院电子工程系,成都610041)
择要:先容了一种基于PCI 总线的雷达数据收罗及按时板的设想计划,该设想把数据收罗节制、发射机按时及领受机节制等集于一块FPGA 芯片中完成,具备设想简略,靠得住性高档长处。该设想已胜利地利用到民航飞翔气候探测范畴中。
关头词:雷达数据收罗; PCI; FPGA; 按时
在古代雷达体系中,雷达旌旗灯号处置部分普通由数字中频、DSP 旌旗灯号处置器、雷达按时及计较机显现等部分组成,此中DSP 旌旗灯号处置器是雷达数字旌旗灯号处置及运算的焦点部分,也是手艺难度较大、价钱较高的一部分。跟着计较机和IC 手艺的成长,在古代雷达体系中,雷达旌旗灯号处置部分中的DSP 旌旗灯号处置器用高机能PC 机来取代其运算功效已成了能够,这岂但从底子上转变了旌旗灯号处置的设想思惟,同时也使得雷达旌旗灯号处置的硬件简化成数字中频、数据收罗及按时、计较机处置及显现3 大部分组成,大大简化了雷达旌旗灯号处置部分的设想难度,降落了体系的本钱。
1 数据收罗及按时计划阐发
在本雷达体系设想中,雷达的数字中频、数据收罗及按时、旌旗灯号处置分红了3 个自力的模块。雷达回波数据在数字中频模块中颠末高速采样、下变频、缓存,数据速率已降为2.4Mbps(l、Q 数据各24 位)。数据收罗的方针即把这
2 .4Mbps 的I 和Q 数据,在按时旌旗灯号的严酷同步下,精确地经由进程PCI 总线传输到计较机中;同时,由PC 机往FPGA 的按时设置装备摆设空间写入差别的按时参数,以此发生全部雷达体系的发射机和领受机的按时与节制旌旗灯号。计划的设想首要斟酌到雷达数据收罗的间隔分辩率、及时收罗及按时旌旗灯号发生与接口传递。鉴于数据速率并不很高,计划中选用了两片18 位的FIFO 芯片CY7C4265 配合组成24位、深度为16阔的数据缓存;与计较机总线的接口接纳32位的PCI 总线接口芯片PLX9054。总线接口逻辑、FIFO 节制逻辑及按时与节制旌旗灯号皆由一块FPGA 芯片ACEXIK50-208完成。在体系法式布局中,尽可能使法式都模块化、参数化,以便进步模块的通用性、移植性和易扩大性。
2 雷达数据收罗及按时任务流程
本数据收罗及按时板是全部雷达体系的焦点部件之一,体系的主同步旌旗灯号TO、间隔库参数、体系任务形式、领受机节制、发射机按时等都由其获得和发生;与此同时,回波的I 和Q 数据也由其传输到计较机遏制各类处置。体系流程框图如图l 所示。
脉冲雷达的数据收罗并不是随机的,而是请求与体系主同步旌旗灯号严酷同步。在本雷达体系中,体系主同步旌旗灯号TO是由FPGA 芯片按照按时参数发生的。按时参数是由用户依雷达任务形式经由进程Windows 利用法式写入FPGA 设置装备摆设空间的,此中参数中的间隔库决议了每帧数据的数目及时候,即由主机间步旌旗灯号TO 节制什么时候起头收罗数据,间隔库参数节制每帧须要收罗几多数据及每次计较机须要从FIFO 中读入的数据量;与数据有关的参数,另有雷达的任务形式,如在批处置形式中,窄脉冲和宽脉冲下的I、Q 数据量是不一样的。而对雷达来讲,回被数据传输的精确性是相称首要的,是以,在设想进程中,要出格注重回波数据品质及数目的严酷精确。
发射机和领受机的按时参数,普通是在雷达体系运转前遏制初始化,而后由FPGA 的庞杂逻辑发生。若是运转时代转变形式,法式中处置先遏制以后任务形式,待新参数写入后从头发生新的按时和节制旌旗灯号。斟酌到旌旗灯号传输线长,轻易被衰减和搅扰,凡是接纳差分线传输。由上可知,在此数据收罗及按时板卡设想中, FPGA 及PCI 总线起了无足轻重的感化。上面就以FPGA 及PCI 总线的设想,具体论述完成道理及进程。
3 数据收罗及按时的完成
3.1 PLX9054 部分总线时序
PLX9054 是PLX 公司推出的一款32 位PCI 总线接口芯片,任务形式分为M 、J、C3 种,本设想首要接纳C 形式。对PLX90日,除PCI 总线旌旗灯号外,用户在设想时须要用到的旌旗灯号首要是部分总线的数据、地点及节制旌旗灯号3 大类,而在三者当中,节制旌旗灯号是设想的重点,包含ADS , BLAST,READY, LWRJRD, LHOLD, HOLD 等旌旗灯号,完胜利能首要为单数据拜候、突发式拜候及DMA。为了利于PCI 模块的扩大和矫捷利用,本设想中接纳了状况机来完成PLX9054 模块的部分总线时序,状况机如图2 所示。状况机的时钟为部分总线时钟LCLK ,在PLX9054 读写操纵时,若是ADS 为高攀表现数据操纵起头, BLAST 为低表现正在传输最初一个数据,即本次操纵竣事;若是BLAST 一向为高,则表现数据仍在传递。图2 中状况机SO , SI , S2 , SO 轮回是完成单数据操纵, SO , S 1 , S4 , SO 完成PCI 总线突发形式数据操纵(包含DMA)o READY 旌旗灯号在ADS 为低后有用,表现装备筹办好,状况机S2 和S5 变为有用。为了易于法式设想,部分总线时序零丁成模块,状况机间接作为端口输入,前面的模块只需按照状况机间接对旌旗灯号遏制呼应变更就行,而并不须要对PLX9054 接口很熟习。
3.2 用FPGA 完成FIFO 节制
雷达回波数据在传输到计较机之前,起首在FIFO 中遏制打包,包的巨细及占用时候与雷达体系按时有关。如图3所示, PRT-LEGl 和PR下LEG2 为雷达反复频次参数,其决议体系主同步旌旗灯号TO 的周期;RGDl和RGD2 别离为间隔库参数,其决议雷达的探测间隔; PRT1 -CNT 和PRT2-CNT 别离表现窄脉冲和宽脉冲的个数; PULSE-WIDE 和MODE 则申明雷达的宽窄脉冲和任务形式。雷达在持续鉴戒形式和多谱勒形式下,主同步旌旗灯号TO 及FIFO-GATE 旌旗灯号只与PRT-LEGl , RGDl 及RGD2 有关。若是是MODE= ‘ 1 ' ,批处置形式下,则与PRT-LEGl , PRT-LEG2 , PRT1 -CNT 、PRT2-CNT、RGDl 及RGD2 参数都有关。
因为FIFO 写节制逻辑触及参数和束缚前提较多,完成庞杂,也很轻易犯错。是以,在设想时,起首应答TO 旌旗灯号调试仿真,以保障主同步的精确。其次,在按照间隔库计较I、Q 数据量时,应同时斟酌到与TO 旌旗灯号及IQ_CLK 的同步,旌旗灯号仿真时序如图4 所示。
因为雷达中频I 和Q 数据是在IQ_CLK 的回升沿和降落沿别离有用的,而FIFO 数据写入都是在时钟回升沿有用,是以,在FPGA 中设想了一个双倍率模块, IQ_CLK 经此模块后相称于遏制了倍频。FIFO 数据帧读操纵是在计较机呼应间断后倡议的,接纳DMA 体例。
3.3 霄达按时旌旗灯号完成
本板卡为发射机首要供给4 种按时旌旗灯号:充电按时旌旗灯号CHARGE ,放电按时旌旗灯号DISCHARGE ,抗搅扰按时旌旗灯号RESIST_INTF 及高频按时旌旗灯号RF]LS_ST。此中充电按时旌旗灯号决议了发射机每一个周期回扫充电的肇端时辰和反复频次;放电按时旌旗灯号决议每一个调制脉冲的肇端时辰及调制脉冲的反复周期;抗搅扰按时旌旗灯号触发一个发射机的抗搅扰脉冲;高频按时旌旗灯号则决议了一个发射机输入高频脉冲的肇端时辰,并且高频按时旌旗灯号的反复周期决议了发射机输入高频脉冲的反复周期。4 种发射机时序干系及束缚较多,完成逻辑较庞杂,这里不再多述,仿真时序如图5 所示。与发射机按时相干的参数,在雷达体系运转前由计较机同一遏制初始化。
4 竣事语
雷达数据收罗及按时是雷达体系中焦点部件之一,它的黑白间接影响到全部雷达体系的运转。本文先容了一种基于PCI 总线的雷达数据收罗及按时板的设想计划,并对其关头手艺要点作了具体的论述。今朝,本设想已胜利地利用到民航飞翔气候探测范畴中,并获得了杰出的结果。

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